跨层协同优化 韬定律给系统级EDA带来历史性机遇
“华为这篇论文，最伏击的不雅点是：每一代制程工艺的确委用的是‘对时期的压缩’，即空间尺寸缩减（先进制程下晶体管间距消弱）仅仅妙技，而压缩信号传播的时期（减小时延）才是目的。”就华为公司董事、半导体业务部总裁何庭波在签字论文中提议韬（τ）定律（下称“韬定律”）的好奇，芯和半导体首创东说念主、总裁代文亮在经受上海证券报记者采访时暗示，华为将“时期常数τ”算作优化方针，这一框架初次让工艺工程师、电路野心师、架构师、系统工程师等不错围绕消逝个量、用消逝套单元伸开协同优化。
多位业内东说念主士的主张是，韬定律的发布，为半导体产业明确了一件事：下一个10年，竞争的输赢手不在单芯片节点上，而是在封装、存储带宽、互连和系统野心，以及提拔这一切的系统级EDA（电子野心自动化）器具链上。
论文浮现，在时间道路上，华为经受Chiplet（芯粒）先进封装、三维集成电路（3DIC）、逻辑折叠（LogicFolding）三条时间道路重迭共存形态，在垂直集成上结束不同粒度的重组优化。而到2035年结束硬件集成度升迁逾越100倍，濒临的三大挑战永诀为：EDA器具链断代、跨晶圆工艺偏差、能量守恒限定。
“这种重迭带来的根人性野心工程挑战，是传统以单芯片为规模的EDA器具链无法胜任的，亦然STCO（系统时间协同优化）系统级EDA得以提议、发展的中枢缘故。”关于华为将EDA器具链的缺位视为韬定律落地的最大工程辞谢，代文亮暗示，当一个封装体同期波及芯粒间互连、3D层间夹杂键合和片内逻辑折叠时，信号无缺性、电源无缺性、热漫衍与机械应力的分析规模已无法在职何单一层级上结束单独闭合；夹杂键合界面的寄生电容与电阻组合（RC）需要与布线段RC结合标注智力准确瞻望延长；Chiplet间的大电流切换在封装基板上耦合为电源噪声，影响相邻裸片时序。这些问题互相缠绕，必须在“芯片—封装”结合建模的和解视角下求解，即构建以系统时间协同优化（STCO）为中枢的系统级EDA平台。
在代文亮看来，5060除了芯片端，AI算力期间，韬定律在落地时遭受的另外一大挑战是：超节点（SuperNode）下的STCO多物理场协同挑战，这偶合亦然现时系统级EDA濒临的最复杂野心课题之一。
华为觉得，大规模AI智算集群下，系统规模从单芯片扩张到数万颗芯片，此时减少数据传输中时期的伏击性，已透顶高出减少计较自己的时期，并提议三层协同粗鲁：和解总线（Unified Bus）、近封装光引擎（Hi-ONE）、3D Folding（折叠）。
代文亮暗示，大型AI智算集群逾越80%的能耗来自数据搬运而非计较自己，逾越70%系统本钱来自数据搬运，传统多公约栈带来大皆公约改造与持手支出。如斯，光有芯片算力的堆叠还不够，互连延长、供电反应、散热拘谨三者共同组成系统τ的下界，任何一项短板皆会成为全局瓶颈。
韬定律样貌了一个宽广的时间方针，但谁来提供结束τ跨层协同优化的野心器具？
事实上，海外EDA三大巨头（新想科技、楷登电子、西门子EDA）皆已意志到STCO发展趋势及这一结构性的机遇，并将其算作政策重点。为此，新想科技以350亿好意思元收购了群众最大的仿真分析公司Ansys，西门子EDA收购了Altair。
记者细密到，芯和半导体的STCO（系统时间协同优化）理念及三大平台（3DIC Chiplet先进封装仿真平台、封装PCB板级全经由野心平台、集成整机系统仿真平台），恰是针对韬定律需求构建的，其居品将仿真范围从2D单芯片扩张到2.5D/3D Chiplet先进封装、板级乃至整机；分析维度从单物理场升级为电、热、力、电磁多物理场耦合；责任介入点从过后考据前移至架构探索阶段；居品形态从龙套器具聚拢演进为和解的系统级野心平台。